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后摩尔时代芯片发展的四堵墙是噩梦还是机遇?!半岛平台

发布时间:2023-05-29 18:49浏览次数: 来源于:网络

  半岛平台在这篇论文中,Moore预测:芯片上的晶体管数量大约每两年翻一番。这就是著名的摩尔定律。

  简单来说,摩尔定律指的是不变的价格下,芯片上可容纳的元器件的数目,约每隔18-24个月便会增加一倍,性能也将提升一倍。这一定律并不是一个真实的物理定律,却一直被芯片工业界奉为金科玉律。

  直到今天,摩尔定律仍然适用,深刻改变了人类的生产生活方式。尤其是,晶体管的持续缩微,为GPU等人工智能硬件提供强大的数据处理能力,实现了更具变革性的人工智能应用。

  当前,人们通常用PPAC四个维度来衡量芯片技术的进步,即功率(Power)、性能(Performance)、面积(Area)和成本(Cost)。简单来说,芯片工程师一直在追求更低的功耗、更好的性能,更小的面积和更低的成本。比如,2022年6月30日,韩国三星电子公司正式官宣,开始大规模生产3nm芯片,采用最先进的EUV光刻技术和 GAA(Gate-all-around,纳米环栅)晶体管技术。这也使得三星电子公司抢先中国台积电公司成为了全球首家量产3nm的芯片代工企业。

  根据三星官方公布的声明显示,基于其第一代的3nm GAA工艺的芯片与传统的5nm工艺芯片相比,功耗降低了45%,性能提高了23%,面积可减少16%。

  面对中国台积电、韩国三星咄咄逼人的3nm芯片量产技术的进步。英特尔公司一改其从前的芯片节点命名规则。计划于 2025 年推出名为 Clearwater Forest 的第二代 E-Core 至强处理器,并将采用英特尔 1.8nm 工艺节点,号称可以实现晶体管和芯片性能的又一次重大飞跃。

  实际上,所谓的3nm芯片、1.8nm芯片,更多的是数字命名游戏。从45nm以下工艺开始,晶体管的真实栅极长度和节点工艺的命名规则,并不是一一对应关系。比如,英特尔的10nm技术等同于台积电7nm技术。现在所说14nm,7nm其实线nm。

  摩尔定律现在已经是百尺竿头,逼近极限了,这是不争的事实。一个明显的例子是随着芯片技术的进步,芯片成本在28nm节点后不再下降,而是逐步上升了。

  具体来说,当芯片进入14nm节点,芯片工业界迎来了后摩尔时代,摩尔定律的继续发展面临四堵墙!存储墙、面积墙、功耗墙和功能墙。这四堵墙制约了芯片技术的摩尔定律步伐。

  处理器的峰值算力每两年增长3.1倍,而动态存储器的带宽每两年增长1.4倍,存储器的发展速度远落后于处理器, 相差1.7倍。CPU时钟速率与片外内存和磁盘驱动器I/O速率之间的差距越来越大。比如半岛平台,动态随机存储器DRAM,英文全称为Dynamic Random Access Memory,是芯片领域“最大宗单一产品”, 精密工业制造的皇冠之一半岛平台,被喻为连接中央处理器(CPU)的“数据高速公路”。其功能是暂存正在运行的各种程序和数据,是一种易失性存储器,即断电后数据就丢失。DRAM由于其较差的可扩展性和极高的设计成本敏感性(每比特成本)半岛平台,其发展相对较慢,在10nm技术节点就遭遇了天花板。

  存储墙导致访存时延高,效率低,存储器的数据访问速度跟不上处理器的数据处理速度,存算性能失配。为了打破存储墙,已经提出了大量的研究工作来优化DRAM架构,提出了存内计算和近存计算两种技术途径,以便在性能、功率和面积开销之间实现更好的权衡。

  但是,目前看来,打破存储墙,摆脱存储和运算分离的冯诺依曼架构,仍然没有很好的解决方案。

  毫无疑问,增大芯片面积可以集成更多的晶体管数量,从而提升芯片的性能半岛平台。但是,即使是目前最先进的EUV光刻机,其掩模面积为104mm×132 mm,光刻到硅片上,单个芯片的最大面积是858 mm²。这个最大面积正在逼近极限。比如,英伟达公司的A100 GPU芯片半岛平台,单个芯片面积已经达到826 mm²,拥有540亿个晶体管。

  为了打破面积墙,已经提出了大量的研究工作。提出了拼接曝光、芯片间连接技术(Cross-die Wires)等。但是,如何在在性能、功率和面积开销之间实现更好的权衡,仍然是一个难题。

  晶体管数量翻倍导致性能翻倍背后,有个巨大的隐患就是急剧攀升的功耗。随着处理器频率的增加,芯片消耗的电能指数级增长。

  作为芯片的基石,晶体管栅极的开关速度和开启/关断的阈值电压,决定了芯片工作的频率,速度和功耗等。芯片技术节点越进步,栅极长度越小,沟道相应变小。沟道越小,更容易漏电,如此狭小的面积内,任何电流经过都不可避免带来发热,即损耗变大,同时发热量也越大。

  近年来单个GPU和CPU的热设计功耗逐年增大,2024年单个GPU的热设计功耗将突破千瓦级。由多个GPU芯片和高带宽存储器阵列组成的系统,热设计功耗可能突破万瓦级。

  如不采用冷却手段调控,芯片功率密度将达到太阳表面的温度(5500℃)!恐怖吧?

  单一衬底可实现的功能有限,芯片面积和数量大幅度提升导致整个系统的集成度难以进一步提高。

  为突破功能墙,需要发展多芯片异质集成技术,尤其是Chiplet(小芯粒)。比如,将不同衬底材料的芯片进行系统集成。充分发挥化合物半导体和硅集成电路的各自优势,实现多材料体系的融合和多工艺体系的运用,建立从芯片到系统的技术桥梁,实现了系统功能的快速提升,将传感、存储、计算、通信等不同功能的元器件集成在一起,实现电、磁、热、力等多物理场的有效融合。

  总之,后摩尔时代,存算分离的传统冯诺依曼架构带来了存储墙,导致存算性能失配;EUV光刻机的曝光面积带来了面积墙,导致单个芯片的面积增加遭遇困难,芯片良率急剧降低;晶体管架构带来了功耗墙,导致功耗高、供电和散热复杂;单一衬底带来了功能墙,导致单一芯片可实现的功能有限。

  即使到2025年,ASML推出新一代的EUV光刻机,其分辨率也不过是8nm! 分辨率达到7nm的EUV光刻机目前还没有问世,未来10年之内也很难面世。所谓的7nm、5nm、3nm、2nm、1 nm芯片,是一种指标等效结果,和物理情况没有直接关联。实际上都可以理解为14nm++++芯片。

  离开成本谈芯片性能,大体上等于耍流氓。除了四堵墙之外,更为困难的是成本。不断增加的芯片制造成本已经严重偏离了原有的摩尔定律内涵。四堵墙+不断攀升的成本,日益成为全球芯片工程师的噩梦,也给东方大国带来了芯片追赶的新机遇。

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